Arhitektura TFaCo procesora
Arhitektura TFaCo razmatranog procesora je inicijalno specificirana za potrebe izrade magistarskog rada Nebojše Stankovića. U okviru ovog magistraskog rada trebalo je demonstrirati način i mogućnosti realizacije funkcionalnog simulatora procesora. Simulator je trebalo da omogući izvršavanje instrukcija datog procesora. Da bi rad imao potrebnu širinu odlučeno je da se u okviru njega prikaže i proces specifikacije arhitekture datog procesora.
Specifikacija arhitekture TFaCo procesora
Razmatrana arhitektura spada u RISC (Reduced Instruction Set Computers) tip arhitekture. Dužina instrukcije je fiksna i iznosi 16 bita. Od toga 4 bita su rezervisana za operaciju. Ostalih 12 bita se koriste u skladu sa vrstom istrukcije i primenjenim načinom adresiranja. Kompletna specifikacija arhitekture TFaCo procesora data je u datoteci Specifikacija arhitekture procesora TFCo_Rev.4.01[PDF].
Prikaz magistarskog rada – “Prilog simulaciji računarskih arhitektura”
Kao što je prethodno rečeno u ovom magistarskom radu razmatrana je funkcionalna simulacija izvršavanja instrukcija procesora. Magistarski rad se satoji iz sledećih sedam poglavlja:
- Uvod
- Računarska simulacija
- Edukacioni značaj simulatora
- Svetska iskustva korišćenja simulacija u obrazovanju na polju arhitekture i organizacija računara
- Arhitektura računara
- Realizacija projekta SIMRA
- Zaključak
Kompletan tekst magistarskog rada dat je u datoteci Prilog simulaciji računarskih arhitektura[PDF].
FPGA realizacija procesora
U okviru diplomskog rada Aleksandra Simonovića, juna 2009. godine predstavljena je FPGA realizacija ovog procesora.
Specifikacija asemblerskog jezika procesora TFaCo
Za razmatrani procesor izvršena je specifikacija asemblerskog jezika. Specifikacija je datau u datoteci Specifikacija asemblerskog jezika Ver. 2.02 [PDF].