Home » RISC – V arhitektura

RISC – V arhitektura

RISC – V je besplatna i otvorena arhitektura skupa instrukcija (ISA, Instruction Set Architecture) koja treba da omogući novu eru u inovacijama na polju računarskih procesora. Njen razvoj je započeo 2010. godine na Univerzitetu Berkli u Kaliforniji (University of California, Berkeley). U međuvremenu projektu su se uključili i mnogobrojni saradnici kao volonteri, a koji nisu povezani sa pomenutim Univerzitetom.

RISC – V Foundation

Na bazi ove ideje 2015. godine je osnovana RISC – V Foundation koju čini više od 100 članova – organizacija. Ovim je formirana prva otvorena zajednica inovatora softvera i hardvera. RISC – V je neprofitna korporacija kojom upravljaju njeni članovi. Njen zadatak je da upravlja budućim razvojem i prilagođavanjem RISC – V računarske arhitekture. Članovi RISC – V Foundation imaju pristup i mogućnost učestvovanja u razvoju specifikacije RISC – V ISA i odgovarajućeg hardvera i softvera. Na čelu Foundation nalazi se Board of Directors, koje čine predstavnici sedam reprezentativnih institucija: Bluespec, Inc.; Microsemi; NVIDIA; NXP; University of California, Berkeley and Wester Digital. RISC – V ISA Je originalno razvijen u Computer Science Division, EECS Department na Univerzitetu Kalifornije u Berkliju (University of Californiy, Berkeley).

Da bi se potencijalnim korisnicima omogućio nesmetan razvoj softvera za pomenutu arhitekturu u martu 2019. godine fiksirana je verzija 2.2 RISC – V arhitekture – The RISC – V Instruction Set Manual – Volume I: User – Level ISA, Version 2.2.

Detaljnije o RISC – V Foundation može se videti na stranici RISC – V Foundation.

Cilj projekta

Cilj projekta je da se širi krug zainteresovanih upozna sa konceptom otvorene računarske arhitekture kakav je promovisan u okviru RISC – V. U skladu sa tim želi se učiniti korak u definisanju sopstvenih varijeteta osnovnog skupa instrukcija. U sadašnjoj fazi realizacije ovog internog projekata u okviru Laboratorije za računarsku tehniku realizuju se sledeće aktivnosti:

  • Upoznavanje sa specifikacijom ISA arhitekture na korisničkom nivou;
  • Upoznavanje sa specifikacijom privilegovanih instrukcija u okviru ISA arhitekture;
  • Upoznavanje sa skupom aplikacija koje su razvijene kao podrška RISC – V;
  • Upoznavanje sa skupom IP Cores koji su razvijeni na bazi RISC – V arhitekture.

Temeljeći rezultate razvoja RISC-V arhitekture firama SiFive je postala prva kompanija koja je realizovala integrisano kolo na bazi RISC-V ISA arhitekture. Proizvodi SiFive uključuju SoC i razvojne ploče. Kompaniju su osnovali istraživači sa Univerziteta Berkli, na kome je i razvije RISC-V ISA arhitektura. Krajem novembra 2016. godine SiFive je realizovala integrisano kola SoC tipa, Freedom Everywhere 310HiFive razvojnu ploču. U oktobru 2017. godine je predstavio kolo U54-MC, kojje predstavljalo prvi RISC-V, 64 – bitni procesor sa četiri jezgra. Ovaj procesor je potpuno podržavao operativni sistem na Linux bazi. Februara 2018. godine SiFive je predstavio HiFive Unleashed razvojnu ploču sa 64 – bitnim SoC kolom sa četiri U54 jezgra. Aprila 2018. godine kompanija je dobila značajna sredstva za razvoj serije između ostalog i od Intel Capital. 

HiFive1 i HiFive1 Rev B Development Board

HiFive1 je jeftina razvojna ploča, kompatibilna sa Arduinom namenjena za izradu prototipa i razvoj RISC-V aplikacija. Karakteristike uređaja su:

Mikrokontroler FE310-G000
Radni napon 3.3V1.8V
Ulazni napon 5V USB ili 7 – 12VDC Jack
IO naponi Podržani su i 3.3V5V
Digitalni I/O kontakti 19
PWM kontakti 9
SPI kontroleri/HW CS kontakti 1/3
Spoljašnji Interrupt kontakti 19
Spoljašnji Wakeup kontakti 1
Flash memorija 128Mbit Off – Chip (ISSI SPI Flash)
Host Interface (microUSB) Program, Debug Serial Communication
Težina 22g
risc
HiFive1 razvojni modul

HiFive1 razvojna ploča može da se programira korišćenjem Freedom E SDK Arduino IDE softverskih paketa. Osnovno uputstvo za rad sa SiFive HiFive1 može se preuzeti sa adrese – SiFive HiFive1 Getting Started Guide

U međuvremeni SiFive je projektantima ponudio novu verziju HiFive1 razvojne ploče sa oznakom HiFive1 Rev B. Na ovoj ploči se nalazi nova verzija procesora FE310 – G002, a ima i mogućnost bežične komunikacije putem ugrađenih komunikacionih modula Wi-Fi/Bluetooth. Uloga bežičnog modema obezbeđena je preko ESP32 koprocesora. Novinu kod FE310 kola predstavlja ugrađena I2C periferija, kao i dodatna UART komunikacija (ukupno dve), što omogućava priključenje svih vrsta senzora, aktuatora i ostalih uređaja. Takođe, USB debug interfejs je unapređen u Segger J-Link

Ako se uporede FE310-G000FE310-G002 mogu se uočiti sledeće razlike:

FE310-G000 FE310-G002
CPU SiFive E31 SiFive E31
RISC-V Debug Spec Version 0.11 Version 0.13
Low-power Sleep Mode No Yes
Always-on Domain 1.8V 3.3V
Hardware I2C None 1
UART 1 2
QSPI/SPI 1/1 with 3 Chip Select 1/1 with 3 Chip Select
PWM 9 9
GPIO 19 19

Razlike između HiFive1 HiFive1 Rev B razvojnih ploča su:

HiFive1 HiFive1 Rev B
Processor SiFive FE310-G000 SiFive FE310-G002
USB Debug FTDI FT2232 Segger J-Link
Wireless Network None WiFi & Bluetooth
Low-power Domain No Yes
I/O Voltage 3.3V Level-shifted 5.0V 3.3V
Code Storage 16MB QSPI NOR Flash 4MB QSPI NOR Flash
Form Factor 68x51mm 68x51mm